el trabajo es el siguiente:
Diseñar e Implementar una ALU de 16 Bits con recursos compartidos (sumador completo), deben generar la tabla de verdad (o funcional), donde tendrán tres o dos variables de salida (X, Y, Cin), al sintetizar la tabla de verdad por mapas de Karnaugh, deben montar los resultados en Quartus por medio de captura esquemática (esta ALU será de un bit) y generar el símbolo de la ALU1 para luego conectarlos modularmente para extender el funcionamiento a la ALU de 16 Bits requerida, finalmente deben simular la ALU16 para validar el funcionamiento (de igual forma a como validamos la ALU de recursos dedicados el sábado pasado). Adicionalmente deben Modelar la ALU16 en VHDL con recursos compartidos (La Entidad debe ser la misma de la clase pasada y el process del sumador lo pueden reutilizar para este modelamiento). Deben entregar un documento en Word con la sistematización de sus dos soluciones y haciendo un análisis comparativo de ambas, bajo los siguientes criterios: esfuerzo de ingeniería (bajo, medio, alto), tiempo de desarrollo (tiempo que se demoran en cada una de las soluciones), área (cantidad de compuertas básicas de dos entradas) y velocidad (para estos dos últimos criterios en el modelado en VHDL deben escoger de la familia FLEX10K, el dispositivo EPF10K70RC240-4, esto es para explicarles algo en clases).
la verdad me encuentro totalmente perdido
y solo tengo 3 dias para entregarlo alguien que por favor me ayude con este temita se los agradeceria mucho y estamos trabajando con quartus version 9.1 
