Problema VHDL.

[alexgadea]

La idea del problema describir el esquema que representa el siguiente codigo.

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY project IS
PORT(a,b,c,d:IN STD_LOGIC;
x,y: OUT STD_LOGIC);
END project

ARCHITECTURE structural OF project IS
COMPONENT inverter IS
PORT(a:IN STD_LOGIC;b:OUT STD_LOGIC);
END COMPONENT:

COMPONENT nand_2 IS
PORT(a,b:IN STD_LOGIC; c:OUT STD_LOGIC);
END COMPONENT;

COMPONENT nand_3 IS
PORT(a,b,c:IN STD_LOGIC;d:OUT STD_LOGIC);
END COMPONENT;

SIGNAL w STD_LOGIC;
BEGIN
U1:invert PORT MAP(a=>b, b=>w);
U2:nand_2 PORT MAP(a=>a, b=>b,c=>x);
U3:nand_3 PORT MAP(a=>w, b=>c, c=>d, d=>y);
END structural;

suponiendo invert un compuerta de negacion, y nand_2 y nand_3 compuertas nand.
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Mi solucion

a y b entran a la compuerta nand_2, b entra a la compuerta invert y despues entra a la nand_3 junto con d y c. Y asi se forma X e Y, las salidas.

La idea es que no estoy seguro de mi solucion, busco correciones. Desde ya muchas gracias y un saludo.